선행 패키지 공정 (Package Process): Flip Chip Package, RDL

 반도체 공정 중 제일 마지막 공정인 패키지 공정은 별도의 기술이 필요없고 불량률이 낮은 공정이라고 생각하실 수도 있겠습니다만 반도체 칩의 크기가 작아지고 발열량을 줄이는 것이 점점 중요해지면서 패키지 공정 역시 그 중요도가 올라가고 있습니다.

 

 오늘은 선행 패키지 공정 중 플립칩 (Flip Chip) 기술에 대하여 글을 써보려고 합니다.

 

 

 

플립 칩 (Flip Chip)의 의미

플립 칩 (Flip Chip)은 반도체 웨이퍼의 칩에 범프 (Bump)를 붙여 바로 PCB 기판에 실장하는 형태로 가장 고밀도화 할 수 있는 실장 방식 입니다.

 

 IBM이 1960년대에 최초로 개발하였으며, 칩에 형성된 범프가 뒤집혀서 실장되기 때문에 플립 칩 (Flip chip)이라고 합니다.

 

플립칩 기술은 기존 패키지 방식에 비하여 전기적 연결 거리 (Electric Path)가 짧아 자체 인덕턴스 (Inductance)가 줄어 들게 되는 장점이 있으며, 따라서 고속 반도체 제품 (High speed device) 구현이 가능하게 됩니다.

 

플립 칩 (Flip chip) 실장의 종류

• 플립 칩 인 패키지 (Flip Chip in Package, FCIP)

 FCIP는 불량 발생 시 PCB 기판에서 재작업이 용이하고 단품 판매가 가능하다는 장점이 있는 반면, 플립 칩 온 보드 (Flip Chip on Board, FCOB) 대비 전기적 연결 경로가 상대적으로 길어 전기적 특성이 떨어진다는 단점이 있습니다.

 

• 플립 칩 온 보드 (Flip Chip on Board, FCOB)

 FCOB는 고밀도 경량화 실장이 가능하고, 전기 신호 노이즈 (Noise) 발생량이 적으며, 전기적 특성이 우수한 반면 불량 발생 시 재작업이 어려운 단점이 있으나 재작업이 가능한 언더필 (Underfill)이 개발됨에 따라 향후 주력 패키지가 될 것으로 예상됩니다.

 

플립 칩 패키지 (Flip Chip Package)의 핵심 기술은 다이 (Die)의 전기 단자 (Pad)와 PCB 기판의 전기 단자를 연결하는 접합부 (Joint) 신뢰성을 높이는 것이며 이를 최적화하기 위한 다양한 방법이 개발되어 사용되고 있습니다.

 

RDL (Re-Distribution Layer)

 

재배열 (RDL, Re-Distribution Layer) 이란 웨이퍼 레벨 패키지 (Wafer Level Package, WLP) 공정 기술을 이용하여 이미 형성된 알루미늄 전기 단자 (Al Pad)의 위치를 임의의 위치로 변경하는 기술을 총칭하는 것입니다.

 

 알루미늄 전기 단자의 위치 변경 이후 선접합 공정 (Wire bonding)을 위해 금속층의 표면은 골드 (Au)를 사용하여 선접합 공정에 문제가 없도록 합니다.

 

 RDL 공정 진행 시에는 전공정 (Fab)에서 형성된 전기 단자를 제외한 부분에 절연층을 도포하고 그 위에 신호가 지나갈 수 있는 금속층을 형성함으로써 칩의 가장자리에서 가운데의 알루미늄 전기 단자 (Al pad)로 신호를 보낼 수 있게 됩니다.

 

그 공정을 나열해보면 아래와 같습니다.

1. 전공정 (Fab) 완료 웨이퍼
2. 절연층 형성
3. 메탈층 (Ti/Cu) 형성
4. 포토 레지스트 (PR) 코팅
5. 구리층 전기 도금
6. 포토 레지스트 제거
7. 메탈층 제거
8. 무전해 도금
9. 웨이퍼 소잉
10. 다이 접합 와이어 본딩
11. 몰드 형성
12. 솔더 볼 마운트 싱글레이션

RDL 공정 적용 제품

• 반도체 칩 적층 (Stack): Fab에서 가지는 설계의 제한을 패키지를 통해 해소하는 방법으로 RDL이 쓰이게 됩니다. 가운데 전기 단자 (Center Pad)로만 설계되는 반도체 칩의 경우 동일 반도체 칩 적층 (Chip Stack)을 위해서는 긴 와이어 및 와이어 위에 다시 반도체 칩을 쌓게 되는데, RDL을 통해 가장자리로 재배선을 하게 되면 제조 공정이 더 쉬워지고 원하는 위치로 전기 단자 배열을 위치시킬 수있습니다.
• 고객 요구 대응: 반도체 칩 고객들은 다양한 시스템에 메모리를 적용하고자 하며 이를 위해서는 다양한 패키지 전기 연결 (Package Interconnection) 방법을 요구하게 됩니다. 이에 그때마다 전기 단자 (Pad) 설계를 변경하기 위해서는 막대한 자원이 소요되는데 이를 RDL 기술을 통해 이를 절감할 수 있습니다.
• Enhanced Electrical 패키지: 반도체 칩이 점점 고속화되면서 내부에 사용되는 전력 소모, 신호의 지연 등 많은 이슈가 되고 있습니다. 기존의 범용 패키지로는 반도체 칩 자체의 특성을 다 사용하지 못할 수 있습니다. RDL 기술은 포토 (Photo) 공정 등을 사용하여 미세한 패턴을 형성할 수 있으므로 이에 대한 대응이 가능합니다.