반도체 패키지 기술: WLCSP (Wafer Level Chip Scale Package), TSV (Through Si Via)

WLCSP의 의미

기존의 패키지 기술은 웨이퍼 상태에서의 팹 공정이 끝난 후 웨이퍼의 각 제품의 칩을 낱개로 분리해서 진행되는 데 비해, 웨이퍼 레벨 (Wafer Level) CSP는 팹 공정을 이용하여 패키지 공정을 웨이퍼 상태에서 일괄 공정으로 처리함으로써 신뢰성과 가격 경쟁력을 확보 할 수 있는 기술 입니다.

 

 그리고 웨이퍼 전면에 스트레스 버퍼 (Stress Buffer)를 코팅한 후 에칭 (Etching), 전기 단자 재배치 (RDL), 솔더 볼 접합 (Solder Ball Attach)과 리플로우 (Reflow), 소잉 (Sawing)으로 패키지 공정이 완료되는 패키지 크기와 반도체 칩의 크기를 동일하게 만드는 기술 입니다.

 

 WLCSP의 장점

 WLCSP는 웨이퍼의 크기가 커지고 반도체 칩 크기가 작으면 작을수록 더 낮은 제조 비용으로 구현됩니다. 웨이퍼 한 장 작업에 들어가는 공정 비용이 동일하기 때문에 같은 공정 제조 비용으로 많은 반도체 칩을 한번에 진행할 경우 단위 반도체 칩당 비용은 당연히 낮아지게 됩니다.

 

 그리고 같은 조건의 웨이퍼라고 할지라도 웨이퍼의 수율 (Yield)이 높을 경우 위에서 말한 바와 동일한 계산법으로 공정의 제조 비용은 낮아지게 됩니다. WLCSP는 반도체 칩 크기 자체가 패키지 크기 (Package size)와 동일하기 때문에 BGA 또는 Leaf Frame 형태의 패키지보다 전체 크기가 작아지게 됩니다.

 

 또한 반도체 기판, EMC 수지 등이 들어가지 않기 때문에 그만큼 패키지 전체 높이 측면에서도 유리해지게 됩니다.

 

 전통적인 패키지에 비해서 골드 와이어와 반도체 기판 (Substrate)이 들어가지 않고 금속 회로만으로 배선이 이루어지기 때문에 상대적으로 전기 연결 경로 (Electrical Path)가 짧아지게 됩니다.

 

WLCSP의 단점

 웨이퍼 상태에서의 번인 테스트 (Burn-in Test)를 진행할 수 있는 장비를 별도로 보유해야 하며 반도체 칩의 뒷면이 그대로 노출되어 있어 패키지 취급 시 물리적인 손상 가능성이 높습니다. 이것을 막기 위해 백사이드 코팅 (Back-side Coating) 등의 대책을 마련하고 있습니다.

 

 또한 실리콘 웨이퍼/패시베이션 (Si Wafer/Passivation) 등의 열팽창 계수 (CTE) 차이가 심해 솔더 접합 신뢰성 (SJR, Solder Joint Reliabilty)을 확보하기가 힘듭니다. 이 것을 막기위하여 현재 JEDEC 볼 배열 기준 (Ball Configuration)을 벗어나 솔더 볼 (Solder Ball)을 반도체 칩의 가운데로 모아 전기적 검사를 진행하고 있으며 향후 외곽 더미 볼 (Dummy Ball) 추가 등의 실험이 필요하게 됩니다.

 

 

 WLCSP 공정은 여러 가지 장단점을 가지고 있지만 향후 패키지 개발에 있어서 결국은 선접합 공정 기술 적용 패키지가 아닌 WLCSP로 가야 가격 및 성능이 뛰어난 우수한 패키지를 생산 판매할 수 있을 것입니다.

 

 

TSV란?

 TSV (Through Si Via)는 웨이퍼에 관통 홀 (Via Hole)을 형성하여 반도체 칩과 반도체 칩 또는 웨이퍼와 웨이퍼 간의 접합으로 3차원 적층 (3D Stack)하는 기술로 고저장 용량 (High Density) 및 작은 크기의 패키지를 구현하는데에 유리한 기술 입니다.

 

TSV 구조

TSV는 웨이퍼 상태에서 칩을 관통하는 전기 단자를 형성한 후, 이 칩을 순차적으로 쌓아올려 이미 형성된 칩의 전기 단자 간의 접합을 통해 전기 신호를 흐르게 하는 패키지 구조를 갖게 됩니다.

 

TSV 공정

• 웨이퍼 공정
• 패키지 (Package)
• 신뢰성 검사

 

TSV의 효과

TSV를 이용한 3차원 칩 적층 (3D Chip Stack) 기술은 같은 종류의 반도체 칩을 쌓은 경우에는 고집적 제품 구현이 가능하며, 다른 종류의 반도체를 쌓은 경우에는 SIP (System in Package)를 구현할 수 있습니다.

 

 이러한 것들이 구현되면 반도체 칩의 실장 면적이 감소됨에 따라 반도체 제품군들의 소형화 및 다기능화가 가능하고 개발 기간 단축, 비용 절감을 통해 소량 다품종 제품군의 대응이 빠르게 가능하게 됩니다.

 

 또한 최종 제품의 다양성과 설계의 자율성에 기여할 수 있게 됩니다. 이러한 장점들을 통해서 고부가가치를 창출할 수 있게 됩니다.

 

TSV의 제품

1. 3DS (3-Dimensional Stacking)

 DDR4 메모리부터는 JEDEC 표준으로 3DS 옵션이 추가되어 있습니다.

 

3DS 옵션이란 3DS TSV를 이용하여 메모리의 다이를 적층하여 1개의 패키징에 내장하는 것으로 메모리 용량의 확대, 저전력, 높은 전송률, 고효율을 실현할 수 있습니다. CPU와 3DS 사이의 인터페이스는 DDR4이지만 적층되는 다이 사이를 광역 인터페이스로 접속할 수 있습니다.

 

지금까지의 DDR4 적층 패키지인 DDP나 QDP와의 제일 큰 차이는 TSV를 사용하는 것과 마스터 (Master)-슬레이브 (Slave) 방식을 사용하는 것 입니다. CPU와의 DDR3/DDR4 인터페이스는 마스터의 DRAM 다이에 내장하며, 마스터 다이와 슬레이브 다이 사이는 전용 인터페이스로 연결 됩니다. 이러한 구조로 칩의 저전력화와 고속화가 실현됩니다.

 

2. HBM (High Bandwidth Memory)

 3DS와는 달리 HBM은 DRAM의 셀 (Cell)만 들어 있는 다이와 이를 컨트롤하기 위한 로직만 들어있는 베이스 다이 (Base die)를 별개로 만들어 베이스 다이와 DRAM 슬라이스 다이 (Slice Die)를 TSV를 통하여 적층해야만 온전한 DRAM으로 작동할 수 있습니다.

 

 3DS와 달리 I/O 숫자가 1024개 이상으로 매우 많은 신호를 한 번에 읽고 쓸 수 있으므로 이를 Wide I/O라고 하며 매우 빠른 속도와 넓은 bandwidth를 가지고 있습니다.

 

 HBM은 일반 FBGA 형태가 아니고 노출된 다이를 가지고 있으며 매우 작은 칩 크기 형태 그대로 적층하여 마이크로 범프 (Micro bump)를 이용하여 인터포저 다이 (Interposer Die)에 적층되게 됩니다. 인터포저 (Interposer)는 ASIC과 HBM을 연결하여 주는 역할을 하므로 이러한 형태를 2.5D 패키지라고 합니다.

 

HBM은 특히 일반 FBGA 패키지와 비교 시 패키지 크기만 비교하면 11% 수준으로 매우 작으며 전력 소모 또한 반 이하로 매우 적은 전력을 소모 합니다. 때문에 주로 고속을 요하는 그래픽 카드와 카드 사이즈의 서버에 응용됩니다.